ASIC Engineer
Kategori: Low-level & domain-heavy
Merancang silicon custom (dari RTL sampai physical implementation) untuk mencapai target performa dan daya yang tak bisa dipenuhi chip general-purpose.
Sehari-hari
Menulis RTL dengan SystemVerilog atau VHDL, menjalankan synthesis dan timing analysis, bekerja dengan tim physical design soal floorplanning, dan menutup timing di berbagai process corner.
Skill inti
- SystemVerilog
- RTL design
- synthesis
- timing closure
- VLSI